对数放大器[发明专利]

*CN101777876A*

(10)申请公布号 CN 101777876 A(43)申请公布日 2010.07.14

(12)发明专利申请

(21)申请号 201010034479.2(22)申请日 2010.01.21

(71)申请人清华大学

地址100084北京市海淀区清华园北京

100084-82信箱(72)发明人赵博 杨华中

(74)专利代理机构北京路浩知识产权代理有限

公司 11002

代理人胡小永(51)Int.Cl.

H03F 1/02(2006.01)H03F 3/00(2006.01)

权利要求书 3 页 说明书 9 页 附图 5 页

(54)发明名称

对数放大器(57)摘要

本发明公开了一种对数放大器，包括一个折叠结构的减法器，至少一个折叠结构的放大器，至少三个电流减法器结构的整流器，两个可变电容阵列和三个电阻阵列。本发明提供的对数放大器，功耗较低，抗PVT偏差能力较强；而且，通过时间常数校正电路的控制，实现了电阻电容时间常数的自动校正，当出现PVT偏差时也能保证输出信号的响应速度和纹波特性，保证对数放大器的稳定性，并消除直流偏移；进一步地，由于调整了可变电容阵列的结构，提高了总的电容值的准确性，确保反馈网络能有效地消除对数放大器的直流偏移，保证反馈环路的稳定性。CN 101777876 ACN 101777876 ACN 101777877 A

权 利 要 求 书

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1.一种对数放大器，其特征在于，包括：

一个折叠结构的减法器，所述减法器的第一差分输入端与所述对数放大器的差分输入端相连接；

N个折叠结构的放大器，N大于等于1，第一放大器的差分输入端与所述减法器的差分输出端相连接，第N放大器的差分输入端与第N-1放大器的差分输出端相连接，第N放大器的差分输出端与所述对数放大器的差分输出端相连接；所述减法器的第一偏置电压输入端、所述放大器的第一偏置电压输入端与所述对数放大器的第一偏置电压输入端相连接，所述减法器的第二偏置电压输入端、所述放大器的第二偏置电压输入端与所述对数放大器的第二偏置电压输入端相连接；

N+2个电流减法器结构的整流器，第一整流器的差分输入端与所述对数放大器的差分输入端相连接，第二整流器的差分输入端与所述减法器的差分输出端相连接，第三整流器的差分输入端与所述第一放大器的差分输出端相连接，第N+2整流器的差分输入端与所述第N放大器的差分输出端相连接；所述整流器的第一偏置电压输入端与所述对数放大器的第三偏置电压输入端相连接，所述整流器的第二偏置电压输入端与所述对数放大器的第四偏置电压输入端相连接，所述整流器的输出端与所述对数放大器的对数输出端相连接；

第一可变电容阵列，连接所述对数放大器的对数输出端和电源；第二可变电容阵列，所述第二可变电容阵列的两端与所述减法器的第二差分输入端相连接，所述第二可变电容阵列的控制字输入端与所述第一可变电容阵列的控制字输入端相连接后，连接到所述对数放大器的控制字输入端；

第一电阻阵列，连接所述对数放大器的对数输出端和电源；第二电阻阵列，连接所述减法器的第二差分输入端的同相输入端和所述第N放大器的差分输出端的同相输出端；

第三电阻阵列，连接所述减法器的第二差分输入端的反相输入端和所述第N放大器的差分输出端的反相输出端。

2.如权利要求1所述的对数放大器，其特征在于，还包括：时间常数校正电路，所述时间常数校正电路的控制字输出端与所述第一电容阵列的控制字输入端和第二电容阵列的控制字输入端相连接。

3.如权利要求1或2所述的对数放大器，其特征在于，所述可变电容阵列包括：至少四个NMOS管，第一NMOS管的源极、第二NMOS管的源极与所述可变电容阵列的第一端相连接；第三NMOS管的漏极与第四NMOS管的漏极相连接，所述第一NMOS管的漏极与所述第三NMOS管的源极相连接，所述第二NMOS管的漏极与所述第四NMOS管的源极相连接，所述第一NMOS管的栅极与控制字第一位的输入端相连接，所述第二NMOS管的栅极与控制字第二位的输入端相连接；

至少两个反相器，所述第一反相器的输入端与所述第一NMOS管的栅极相连接，所述第一反相器的输出端与所述第三NMOS管的栅极相连接；所述第二反相器的输入端与所述第二NMOS管的栅极相连接，所述第二反相器的输出端与所述第四NMOS管的栅极相连接；

至少两个电容，第一电容连接所述第一NMOS管的漏极和所述可变电容阵列的第二端，第二电容连接所述第二NMOS管的漏极和所述可变电容阵列的第二端；两个电阻，第一电阻连接所述第三NMOS管的漏极和电源，第二电阻连接所述第三NMOS

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权 利 要 求 书

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管的漏极和地。

4.如权利要求1或2所述的对数放大器，其特征在于，所述减法器包括：两个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、所述第二PMOS管的栅极与减法器的第一偏置电压输入端相连接，所述第一PMOS管的漏极与减法器的差分输出端的反相输出端相连接，所述第二PMOS管的漏极与减法器的差分输出端的同相输出端相连接；

八个NMOS管，第一NMOS管的源极与第二NMOS管的源极相连接，所述第一NMOS管的栅极与减法器的第一差分输入端的同相输入端相连接，所述第二NMOS管的栅极与减法器的第一差分输入端的反相输入端相连接，所述第一NMOS管的漏极与减法器的差分输出端的反相输出端相连接，所述第二NMOS管的漏极与减法器的差分输出端的同相输出端相连接；第三NMOS管和第四NMOS管的源极相连，所述第三NMOS管的栅极与减法器的第二差分输入端的同相输入端相连接，所述第四NMOS管的栅极与减法器的第二差分输入端的反相输入端相连接，所述第三NMOS管的漏极与减法器的差分输出端的同相输出端相连接，所述第四NMOS管的漏极与减法器的差分输出端的反相输出端相连接；第五NMOS管的栅极和漏极，与所述减法器的差分输出端的反相输出端相连接，第六NMOS管的栅极和漏极，与所述减法器的差分输出端的同相输出端相连接；第七NMOS管的漏极与所述第一NMOS管的源极相连接，第八NMOS管的漏极与所述第三NMOS管的源极相连接，所述第七NMOS管的栅极、第八NMOS管的栅极与减法器的第二偏置电压输入端相连接，所述第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极和第八NMOS管的源极与地相连接。

5.如权利要求1或2所述的对数放大器，其特征在于，所述放大器包括：两个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、第二PMOS管的栅极与放大器的第一偏置电压输入端相连接，所述第一PMOS管的漏极与放大器的差分输出端的反相输出端相连接，所述第二PMOS管的漏极与放大器的差分输出端的同相输出端相连接；

五个NMOS管，第一NMOS管的源极与第二NMOS管的源极相连接，所述第一NMOS管的栅极与放大器的差分输入端的同相输入端相连接，所述第二NMOS管的栅极与放大器的差分输入端的反相输入端相连接，所述第一NMOS管的漏极与放大器的差分输出端的反相输出端相连接，所述第二NMOS管的漏极与放大器的差分输出端的同相输出端相连接；第三NMOS管的栅极和漏极，与所述放大器差分输出端的反相输出端相连接，第四NMOS管的栅极和漏极，与所述放大器差分输出端的同相输出端相连接；第五NMOS管的漏极与所述第一NMOS管的源极相连接，第五NMOS管的栅极与所述放大器的第二偏置电压输入端相连接，所述第三NMOS管的源极、第四NMOS管的源极和第五NMOS管的源极与地相连接。

6.如权利要求1或2所述的对数放大器，其特征在于，所述整流器包括：六个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、第二PMOS管的栅极与所述整流器的第一偏置电压输入端相连接；第三PMOS管的源极与所述第一PMOS管的漏极相连接，第四PMOS管的源极与所述第二PMOS管的漏极相连接，第五PMOS管的源极与所述第一PMOS管的漏极相连接，第六PMOS管的源极与所述第二PMOS管的漏极相连接，所述第三PMOS管的栅极、第五PMOS管的栅极与整流器的差分输入端的同相输入端相连接，所述第四PMOS管的栅极、第六PMOS管的栅极与整流器的差分输入端

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权 利 要 求 书

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的反相输入端相连接；

九个NMOS管，第一NMOS管的栅极和漏极，与所述第四PMOS管的漏极相连接，第二NMOS管的栅极和漏极，与所述第三PMOS管的漏极相连接，第三NMOS管的栅极与所述第一NMOS管的栅极相连接，所述第三NMOS管的漏极与第五PMOS管的漏极相连接，第四NMOS管的栅极与所述第二NMOS管的栅极相连接，所述第四NMOS管的漏极与第六PMOS管的漏极相连接，第五NMOS管的栅极和漏极，与所述第五PMOS管的漏极相连接，第六NMOS管的栅极和漏极，与所述第六PMOS管的漏极相连接，第七NMOS管的栅极与所述第五NMOS管的栅极相连接，第八NMOS管的栅极与所述第六NMOS管的栅极相连接，所述第七NMOS管的漏极与第八NMOS管的漏极相连接；所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极和第八NMOS管的源极与地相连接；第九NMOS管的源极与所述第八NMOS管的漏极相连接，所述第九NMOS管的栅极与整流器的第二偏置电压输入端相连接，所述第九NMOS管的漏极与整流器的输出端相连接；

一个电阻，连接所述第三PMOS管的源极和所述第四PMOS管的源极。

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说 明 书对数放大器

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技术领域

[0001]

本发明涉及放大器技术领域，特别涉及一种对数放大器。

背景技术

对数放大器，一般由多级放大器和多级整流器组成，比普通放大器具有更宽的动态范围，能检测较宽输入范围的信号，且特别适合对调频信号进行非线性放大。上述优点使得对数放大器得到广泛应用，比如在通信系统中，通信节点往往用对数放大器来放大信号和检测信道的空闲程度。

[0003] 功耗和抗偏差能力是对数放大器的两项重要技术指标之一，现有技术一中，通过采用折叠结构的减法器和放大器来降低对数放大器的功耗，但整流器的功耗较大，且随工艺、供电电压和温度(Process，Voltage and Temperature，以下简称PVT)的变化偏差很大。[0004] 现有技术二中，设计了一种自偏置的恒跨导开环放大器和一种整流器来提高抗PVT偏差能力。但对数放大器的功耗比较大，而且抗PVT偏差的效果并不好。[0005] 现有技术三中，对数放大器的对数输出端和反馈电路均采用一阶无源简单结构的低通滤波器。但是采用分立元件作滤波器会严重降低芯片的集成度，如果在片内集成这样的滤波器，在CMOS工艺下，电阻和电容都会随PVT的变化出现很大的偏差，导致滤波器的带宽出现偏差。对于反馈回路，滤波器带宽的偏差会使得直流偏移无法有效消除，或会造成反馈环路的不稳定；对于对数输出端的低通滤波器，带宽的偏差会影响输出信号纹波特性和响应时间。

[0002]

发明内容

(一)要解决的技术问题

[0007] 本发明要解决的技术问题是提供一种对数放大器，以解决现有对数放大器功耗大，抗PVT偏差能力低等缺陷。[0008] (二)技术方案[0009] 为此，本发明提供的一种对数放大器，包括：

[0006]

一个折叠结构的减法器，所述减法器的第一差分输入端与所述对数放大器的差分输入端相连接；

[0011] N个折叠结构的放大器，N大于等于1，第一放大器的差分输入端与所述减法器的差分输出端相连接，第N放大器的差分输入端与第N-1放大器的差分输出端相连接，第N放大器的差分输出端与所述对数放大器的差分输出端相连接；所述减法器的第一偏置电压输入端、所述放大器的第一偏置电压输入端与所述对数放大器的第一偏置电压输入端相连接，所述减法器的第二偏置电压输入端、所述放大器的第二偏置电压输入端与所述对数放大器的第二偏置电压输入端相连接；

[0012] N+2个电流减法器结构的整流器，第一整流器的差分输入端与所述对数放大器的差分输入端相连接，第二整流器的差分输入端与所述减法器的差分输出端相连接，第三整

[0010]

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流器的差分输入端与所述第一放大器的差分输出端相连接，第N+2整流器的差分输入端与所述第N放大器的差分输出端相连接；所述整流器的第一偏置电压输入端与所述对数放大器的第三偏置电压输入端相连接，所述整流器的第二偏置电压输入端与所述对数放大器的第四偏置电压输入端相连接，所述整流器的输出端与所述对数放大器的对数输出端相连接；

[0013] 第一可变电容阵列，连接所述对数放大器的对数输出端和电源；[0014] 第二可变电容阵列，所述第二可变电容阵列的两端与所述减法器的第二差分输入端相连接，所述第二可变电容阵列的控制字输入端与所述第一可变电容阵列的控制字输入端相连接后，连接到所述对数放大器的控制字输入端；[0015] 第一电阻阵列，连接所述对数放大器的对数输出端和电源；[0016] 第二电阻阵列，连接所述减法器的第二差分输入端的同相输入端和所述第N放大器的差分输出端的同相输出端；[0017] 第三电阻阵列，连接所述减法器的第二差分输入端的反相输入端和所述第N放大器的差分输出端的反相输出端。[0018] 还包括：

[0019] 时间常数校正电路，所述时间常数校正电路的控制字输出端与所述第一电容阵列的控制字输入端和第二电容阵列的控制字输入端相连接。[0020] 在上述技术方案中，所述可变电容阵列包括：[0021] 至少四个NMOS管，第一NMOS管的源极、第二NMOS管的源极与所述可变电容阵列的第一端相连接；第三NMOS管的漏极与第四NMOS管的漏极相连接，所述第一NMOS管的漏极与所述第三NMOS管的源极相连接，所述第二NMOS管的漏极与所述第四NMOS管的源极相连接，所述第一NMOS管的栅极与控制字第一位的输入端相连接，所述第二NMOS管的栅极与控制字第二位的输入端相连接；[0022] 至少两个反相器，所述第一反相器的输入端与所述第一NMOS管的栅极相连接，所述第一反相器的输出端与所述第三NMOS管的栅极相连接；所述第二反相器的输入端与所述第二NMOS管的栅极相连接，所述第二反相器的输出端与所述第四NMOS管的栅极相连接；

[0023] 至少两个电容，第一电容连接所述第一NMOS管的漏极和所述可变电容阵列的第二端，第二电容连接所述第二NMOS管的漏极和所述可变电容阵列的第二端；[0024] 两个电阻，第一电阻连接在所述第三NMOS管的漏极和电源之间，第一电阻连接所述第三NMOS管的漏极和地。[0025] 在上述技术方案中，减法器包括：[0026] 两个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、所述第二PMOS管的栅极与减法器的第一偏置电压输入端相连接，所述第一PMOS管的漏极与减法器的差分输出端的反相输出端相连接，所述第二PMOS管的漏极与减法器的差分输出端的同相输出端相连接；[0027] 八个NMOS管，第一NMOS管的源极与第二NMOS管的源极相连接，所述第一NMOS管的栅极与减法器的第一差分输入端的同相输入端相连接，所述第二NMOS管的栅极与减法器的第一差分输入端的反相输入端相连接，所述第一NMOS管的漏极与减法器的差分输出

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说 明 书

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端的反相输出端相连接，所述第二NMOS管的漏极与减法器的差分输出端的同相输出端相连接；第三NMOS管和第四NMOS管的源极相连，所述第三NMOS管的栅极与减法器的第二差分输入端的同相输入端相连接，所述第四NMOS管的栅极与减法器的第二差分输入端的反相输入端相连接，所述第三NMOS管的漏极与减法器的差分输出端的同相输出端相连接，所述第四NMOS管的漏极与减法器的差分输出端的反相输出端相连接；第五NMOS管的栅极和漏极，与所述减法器的差分输出端的反相输出端相连接，第六NMOS管的栅极和漏极，与所述减法器的差分输出端的同相输出端相连接；第七NMOS管的漏极与所述第一NMOS管的源极相连接，第八NMOS管的漏极与所述第三NMOS管的源极相连接，所述第七NMOS管的栅极、第八NMOS管的栅极与减法器的第二偏置电压输入端相连接，所述第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极和第八NMOS管的源极与地相连接。[0028] 放大器包括：[0029] 两个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、第二PMOS管的栅极与放大器的第一偏置电压输入端相连接，所述第一PMOS管的漏极与放大器的差分输出端的反相输出端相连接，所述第二PMOS管的漏极与放大器的差分输出端的同相输出端相连接；[0030] 五个NMOS管，第一NMOS管的源极与第二NMOS管的源极相连接，所述第一NMOS管的栅极与放大器的差分输入端的同相输入端相连接，所述第二NMOS管的栅极与放大器的差分输入端的反相输入端相连接，所述第一NMOS管的漏极与放大器的差分输出端的反相输出端相连接，所述第二NMOS管的漏极与放大器的差分输出端的同相输出端相连接；第三NMOS管的栅极和漏极，与所述放大器差分输出端的反相输出端相连接，第四NMOS管的栅极和漏极，与所述放大器差分输出端的同相输出端相连接；第五NMOS管的漏极与所述第一NMOS管的源极相连接，第五NMOS管的栅极与所述放大器的第二偏置电压输入端相连接，所述第三NMOS管的源极、第四NMOS管的源极和第五NMOS管的源极与地相连接。[0031] 整流器包括：[0032] 六个PMOS管，第一PMOS管的源极、第二PMOS管的源极与电源相连接，所述第一PMOS管的栅极、第二PMOS管的栅极与所述整流器的第一偏置电压输入端相连接；第三PMOS管的源极与所述第一PMOS管的漏极相连接，第四PMOS管的源极与所述第二PMOS管的漏极相连接，第五PMOS管的源极与所述第一PMOS管的漏极相连接，第六PMOS管的源极与所述第二PMOS管的漏极相连接，所述第三PMOS管的栅极、第五PMOS管的栅极与整流器的差分输入端的同相输入端相连接，所述第四PMOS管的栅极、第六PMOS管的栅极与整流器的差分输入端的反相输入端相连接；[0033] 九个NMOS管，第一NMOS管的栅极和漏极，与所述第四PMOS管的漏极相连接，第二NMOS管的栅极和漏极，与所述第三PMOS管的漏极相连接，第三NMOS管的栅极与所述第一NMOS管的栅极相连接，所述第三NMOS管的漏极与第五PMOS管的漏极相连接，第四NMOS管的栅极与所述第二NMOS管的栅极相连接，所述第四NMOS管的漏极与第六PMOS管的漏极相连接，第五NMOS管的栅极和漏极，与所述第五PMOS管的漏极相连接，第六NMOS管的栅极和漏极，与所述第六PMOS管的漏极相连接，第七NMOS管的栅极与所述第五NMOS管的栅极相连接，第八NMOS管的栅极与所述第六NMOS管的栅极相连接，所述第七NMOS管的漏极与第八NMOS管的漏极相连接；所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源

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极、第四NMOS管的源极、第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极和第八NMOS管的源极与地相连接；第九NMOS管的源极与所述第八NMOS管的漏极相连接，所述第九NMOS管的栅极与整流器的第二偏置电压输入端相连接，所述第九NMOS管的漏极与整流器的输出端相连接；[0034] 一个电阻，连接所述第三PMOS管的源极和第四PMOS管的源极。[0035] (三)有益效果

[0036] 上述技术方案具有如下有益效果：通过采用折叠结构的减法器和放大器，与电流减法器结构的整流器组合成对数放大器，降低了对数放大器的功耗，提高了对数放大器的抗PVT偏差能力；且通过仅一套时间常数校正电路的控制，实现了电阻电容时间常数的自动校正，当出现PVT偏差时也能保证输出信号的响应速度和纹波特性，保证对数放大器的稳定性，并消除直流偏移；进一步地，由于调整了可变电容阵列的结构，提高了总的电容值的准确性；确保反馈网络能有效地消除对数放大器的直流偏移，保证反馈环路的稳定性。此外，本发明仅用一套时间常数校正电路同时校正对数输出端的低通滤波器和反馈网络中的低通滤波器中的电容阵列，具有开销小、功耗低的优点。附图说明

[0037] [0038] [0039] [0040] [0041] [0042] [0043]

图1为本发明对数放大器实施例一的电路结构示意图；

图2为本发明对数放大器实施例二的电路结构示意图；图3为图1、图2中减法器的电路结构示意图；图4为图1、图2中放大器的电路结构示意图；图5为图1、图2中整流器的电路结构示意图；图6为本发明可变电容阵列的电路结构示意图；图7为本发明时间常数校正电路的结构示意图。

具体实施方式

[0044] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。[0045] 实施例1

[0046] 如图1所示，为本发明对数放大器实施例一的电路结构示意图。本发明对数放大器包括：减法器SUB1、放大器AMP1、整流器REC1、REC2、REC3，以及由可变电容阵列CA1和电阻阵列RA1组成的输出低通滤波器，由可变电容阵列CA2、电阻阵列RA2和电阻阵列RA3组成的反馈网络的低通滤波器。

[0047] 其中减法器的数目至少为一个，本实施例以一个减法器为例，也可以多个；放大器的数目至少为一个，本实施例以一个放大器为例；整流器的数目至少为三个，本实施例以三个整流器为例。本实施例的减法器和放大器采用折叠结构的减法器和放大器；整流器采用电流减法器结构的整流器。

其中，SUB1的第一差分输入端ip1、in1分别与对数放大器的差分输入端rip和

rin相连接；AMP1的差分输入端ip、in分别与SUB1的差分输出端op和on相连接；AMP1的差分输出端op、on分别与对数放大器的差分输出端rop和ron相连接；AMP1的第一偏置电

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压输入端vb1和SUB1的第一偏置电压输入端vb1相连接后，与对数放大器的第一偏置电压输入端rvb1相连接；AMP1的第二偏置电压输入端vb2和SUB1的第二偏置电压输入端vb2相连接后，与对数放大器的第二偏置电压输入端rvb2相连接；REC1的差分输入端ip、in分别与对数放大器的差分输入端rip和rin相连接；REC2的差分输入端ip、in分别与SUB1的差分输出端op和on相连接，REC3的差分输入端ip、in分别与AMP1的差分输出端op和on相连接，REC1的第一偏置电压输入端vb1、REC2的第一偏置电压输入端vb1和REC3的第一偏置电压输入端vb1相连接后，与对数放大器的第三偏置电压输入端rvb3相连接；REC1的第二偏置电压输入端vb2、REC2的第二偏置电压输入端vb2和REC3的第二偏置电压输入端vb2相连接后，与对数放大器的第四偏置电压输入端rvb4相连接；REC1的输出端io、REC2的输出端io和REC3的输出端io相连接后，与对数放大器的对数输出端lout相连接；CA1的第一输入端cp与电源VDD相连接，CA1的第二输入端cn与对数放大器的对数输出端lout相连接；CA1的控制字输入端cb与时间常数校正电路的输出端csw相连接；电阻阵列RA1并联在CA1的两个输入端cp和cn之间，CA1和RA1组成对数放大器的输出低通滤波器；CA2的两个输入端cp、cn分别与SUB1的第二差分输入端ip2和in2相连接，CA2的控制字输入端cb和CA1的控制字输入端cb相连接；RA2连接在SUB1的差分输入端的同相输入端ip2和AMP3的差分输出端的同相输出端op之间；RA3连接在SUB1的差分输入端的反相输入端in2和AMP3的差分输出端的反相输出端on之间，CA2，RA2和RA3组成对数放大器的反馈网络的低通滤波器。[0049] 本实施例中，减法器可以采用图3所示结构，如图3所示，为图1、图2中减法器的电路结构示意图；本实施例的减法器为折叠结构，包括：八个NMOS管，两个PMOS管。其中：PMOS管Mp1的源极、PMOS管Mp2的源极都与电源VDD相连接，PMOS管Mp1的栅极、PMOS管Mp2的栅极与减法器SUB1的第一偏置电压输入端vb1相连接，PMOS管Mp1的漏极与减法器SUB 1的差分输出端的反相输出端on相连接，PMOS管Mp2的漏极与减法器SUB1的差分输出端的同相输出端op相连接。NMOS管Mn1的源极与NMOS管Mn2的源极相连接，NMOS管Mn1的栅极与减法器SUB1的第一差分输入端的同相输入端ip1相连接，NMOS管Mn2的栅极与减法器SUB1的第一差分输入端的反相输入端in1相连接，NMOS管Mn1的漏极与减法器SUB1的差分输出端的反相输出端on相连接，NMOS管Mn2的漏极与减法器SUB1的差分输出端的同相输出端op相连接。NMOS管Mn3和NMOS管Mn4的源极相连接，NMOS管Mn3的栅极与减法器SUB1的第二差分输入端的同相输入端ip2相连接，NMOS管Mn4的栅极与减法器SUB1的第二差分输入端的反相输入端in2相连接，NMOS管Mn3的漏极与减法器SUB1的差分输出端的同相输出端op相连接，NMOS管Mn4的漏极与减法器SUB1的差分输出端的反相输出端on相连接。NMOS管Mn5的栅极与漏极相连接后，连接到减法器SUB1差分输出端的反相输出端on，NMOS管Mn6的栅极与漏极相连接后，连接到减法器SUB1的差分输出端的同相输出端op；NMOS管Mn7的漏极与NMOS管Mn1的源极相连接，NMOS管Mn8的漏极与NMOS管Mn3的源极相连接，NMOS管Mn7的栅极与NMOS管Mn8的栅极与减法器SUB1的第二偏置电压输入端vb2相连接。NMOS管Mn5的源极、NMOS管Mn6的源极、NMOS管Mn7的源极和NMOS管Mn8的源极相连接后连接到地。[0050] 本实施例中，放大器可以采用图4所示结构，如图4所示，为图1、图2中放大器的电路结构示意图；本实施例的放大器为折叠结构，包括：五个NMOS管和两个PMOS管。其中，

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PMOS管Mp1的源极与PMOS管Mp2的源极相连接后，连接到电源VDD，PMOS管Mp1的栅极与PMOS管Mp2的栅极相连接后，连接到放大器的第一偏置电压输入端vb1，PMOS管Mp1的漏极与放大器的差分输出端的反相输出端on相连接，PMOS管Mp2的漏极与放大器的差分输出端的同相输出端op相连接。NMOS管Mn1的源极与NMOS管Mn2的源极相连接，NMOS管Mn1的栅极与放大器的差分输入端的同相输入端ip相连接，NMOS管Mn2的栅极与放大器的差分输入端的反相输入端in相连接，NMOS管Mn1的漏极与放大器的差分输出端的反相输出端on相连接，NMOS管Mn2的漏极与放大器的差分输出端的同相输出端op相连接。NMOS管Mn3的栅极与漏极相连后，连接到放大器差分输出端的反相输出端on，NMOS管Mn4的栅极与漏极相连后，连接到放大器差分输出端的同相输出端op。NMOS管Mn5的漏极与NMOS管Mn1的源极相连接，NMOS管Mn5的栅极与放大器的第二偏置电压输入端vb2相连接。NMOS管Mn3的源极、NMOS管Mn4的源极和NMOS管Mn5的源极相连后接地。[0051] 本实施例中，整流器可以采用图5所示结构，如图5所示，为图1、图2中整流器的电路结构示意图；本实施例的整流器为电流减法器结构，包括：六个PMOS管和9个NMOS管。其中，PMOS管Mp1的源极与PMOS管Mp2的源极相连后，连接到电源VDD，PMOS管Mp1的栅极与PMOS管Mp2的栅极相连后，连接到整流器的第一偏置电压输入端vb1；PMOS管Mp3的源极与PMOS管Mp1的漏极相连接，PMOS管Mp4的源极与PMOS管Mp2的漏极相连接，PMOS管Mp5的源极与PMOS管Mp1的漏极相连接，PMOS管Mp6的源极与PMOS管Mp2的漏极相连接，PMOS管Mp3的栅极与PMOS管Mp5的栅极相连后，连接到整流器的差分输入端的同相输入端ip，PMOS管Mp4的栅极与PMOS管Mp6的栅极相连后，连接到整流器的差分输入端的反相输入端in。NMOS管Mn1的栅极与漏极相连后，连接到PMOS管Mp4的漏极，NMOS管Mn2的栅极与漏极相连后，连接到PMOS管Mp3的漏极，NMOS管Mn3的栅极与NMOS管Mn1的栅极相连接，NMOS管Mn3的漏极与PMOS管Mp5的漏极相连接，NMOS管Mn4的栅极与NMOS管Mn2的栅极相连接，NMOS管Mn4的漏极与PMOS管Mp6的漏极相连接，NMOS管Mn5的栅极与漏极相连后，连接到PMOS管Mp5的漏极，NMOS管Mn6的栅极与漏极相连后，连接到PMOS管Mp6的漏极，NMOS管Mn7的栅极与NMOS管Mn5的栅极相连接，NMOS管Mn8的栅极与NMOS管Mn6的栅极相连接，NMOS管Mn7的漏极与NMOS管Mn8的漏极相连接。NMOS管Mn1的源极、NMOS管Mn2的源极、NMOS管Mn3的源极、NMOS管Mn4的源极、NMOS管Mn5的源极、NMOS管Mn6的源极、NMOS管Mn7的源极与NMOS管Mn8的源极相连接后接地。NMOS管Mn9的源极与NMOS管Mn8的漏极相连接，NMOS管Mn9的栅极与整流器的第二偏置电压输入端vb2相连接，NMOS管Mn9的漏极与整流器的输出端io相连接；电阻R1连接在PMOS管Mp3的源极和PMOS管Mp4的源极之间。

[0052] 本发明实施例的整流器，由于采用了电流减法器结构，因此具有低功耗的优点；进一步地，由于采用电阻R1做源极负反馈电阻，改善了输入级的线性度；此外，该整流器还具有抗PVT偏差的优点。

[0053] 本发明实施例提供的对数放大器，由于其减法器和放大器均采用折叠结构，从电源到地叠加的晶体管比较少，因此达到了低功耗的效果；又由于该对数放大器的增益取决于晶体管跨导的比值，所以其受PVT偏差的影响比较小。实施例2

[0055] 如图2所示，为本发明对数放大器实施例二的电路结构示意图；本实施例与实施

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例一的区别在于：本实施例还包括：放大器AMP2和AMP3，整流器REC4和REC5，以及时间常数校正电路9。[0056] 其中，AMP2的差分输入端ip、in分别与AMP1的差分输出端op和on相连接；AMP3的差分输入端ip、in分别与AMP2的差分输出端op和on相连接；AMP3的差分输出端op、on分别与对数放大器的差分输出端rop和ron相连接；AMP1的第一偏置电压输入端vb1、AMP2的第一偏置电压输入端vb1、AMP3的第一偏置电压输入端vb1和SUB1的第一偏置电压输入端vb1相连接后，与对数放大器的第一偏置电压输入端rvb1相连接；AMP1的第二偏置电压输入端vb2、AMP2的第二偏置电压输入端vb2、AMP3的第二偏置电压输入端vb2和SUB1的第二偏置电压输入端vb2相连接后，与对数放大器的第二偏置电压输入端rvb2相连接；REC4的差分输入端ip、in分别与AMP2的差分输出端op和on相连接，REC5的差分输入端ip、in分别与AMP3的差分输出端op和on相连接；REC1的第一偏置电压输入端vb1、REC2的第一偏置电压输入端vb1和REC3的第一偏置电压输入端vb1、REC4的第一偏置电压输入端vb1和REC5的第一偏置电压输入端vb1相连接后，与对数放大器的第三偏置电压输入端rvb3相连接；REC1的第二偏置电压输入端vb2、REC2的第二偏置电压输入端vb2和REC3的第二偏置电压输入端vb2、REC4的第二偏置电压输入端vb2和REC5的第二偏置电压输入端vb2相连接后，与对数放大器的第四偏置电压输入端rvb4相连接；REC1的输出端io、REC2的输出端io和REC3的输出端io、REC4的输出端io和REC5的输出端io相连接后，与对数放大器的对数输出端lout相连接；时间常数校正电路9的控制字输出端csw与CA2的控制字输入端cb和CA1的控制字输入端cb相连接。[0057] 如图3所示，为本发明可变电容阵列的电路结构示意图，本发明可变电容阵列至少包括四个NMOS管、两个反相器、两个电容和一个电阻；本实施例以八个NMOS管、四个反相器、四个电容和两个电阻组成的可变电容阵列为例进行说明。[0058] 其中，NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4的源极与可变电容阵列的第一输入端cp相连接，NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8的漏极相连接；NMOS管M1的漏极与NMOS管M5的源极相连接，NMOS管M2的漏极与NMOS管M6的源极相连接，NMOS管M3的漏极与NMOS管M7的源极相连接，NMOS管M4的漏极与NMOS管M8的源极相连接；NMOS管M1的栅极与控制字第一位的输入端cb1相连接，NMOS管M2的栅极与控制字第二位的输入端cb2相连接，NMOS管M3的栅极与控制字第三位的输入端cb3相连接，NMOS管M4的栅极与控制字第四位的输入端cb4相连接；反相器INV1的输入端与NMOS管M1的栅极相连接，反相器INV1的输出端与NMOS管M5的栅极相连接，反相器INV2的输入端与NMOS管M2的栅极相连接，反相器INV2的输出端与NMOS管M6的栅极相连接，反相器INV3的输入端与NMOS管M3的栅极相连接，反相器INV3的输出端与NMOS管M7的栅极相连接，反相器INV4的输入端与NMOS管M4的栅极相连接，反相器INV4的输出端与NMOS管M8的栅极相连接。电容C1连接在NMOS管M1的漏极和可变电容阵列的第二输入端cn之间，电容C2连接在NMOS管M2的漏极和可变电容阵列的第二输入端cn之间，电容C3连接在NMOS管M3的漏极和可变电容阵列的第二输入端cn之间，电容C4连接在NMOS管M4的漏极和可变电容阵列的第二输入端cn之间。电阻R1连接在电源和NMOS管M5的漏极之间，电阻R2连接在NMOS管M5的漏极和地之间。

[0059] 本实施例的可变电容阵列的工作原理是：通过合理设置电阻R1和R2的阻值，使

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得NMOS管M5、M6、M7和M8的漏极电压等于供电电压的1/2。当可变电容阵列控制字cb1、cb2、cb3和cb4被设置在等于供电电压的高电平时，NMOS管M1、M2、M3和M4导通，而M5、M6、M7和M8关闭，这时电容C1、C2、C3和C4全部生效；当可变电容阵列控制字cb1、cb2、cb3和cb4为低电平时，NMOS管M5、M6、M7和M8导通，这将NMOS管M1、M2、M3和M4的漏极电压钳位在供电电压的1/2，确保M1、M2、M3和M4能完全截止，此时C1、C2、C3和C4全部无效。通过上述方法改变可变电容阵列控制字来实现可变电容阵列的调节。本发明可变电容阵列的优点是通过辅助开关M5、M6、M7和M8的电压钳位，使得开关M1、M2、M3和M4均能有效的关闭，保证了总电容值的准确性。总电容值的准确性，对于对数放大器的对数输出端，有助于维持输出信号的响应速度和纹波特性；对于对数放大器的反馈网络，则有助于消除直流偏移，保证反馈环路的稳定性。[0060] 再如图4所示，为本发明实施例的时间常数校正电路的结构示意图，本实施例的时间常数校正电路9包括：能隙基准源91、数字电路模块92、运算放大器OTA93、运算放大器OTA94、运算放大器OTA95、运算放大器OTA96、电阻阵列RA97、电容阵列CA98和NMOS管M99、NMOS管M90。[0061] 其中，能隙基准源91用于给时间常数校正电路9的各个模块提供参考电压；数字电路模块92用于进行数字校正；运算放大器OTA93和运算放大器OTA94用作放大器，运算放大器OTA95和运算放大器OTA96用作电压比较器。运算放大器OTA93的同相输入端ip、OTA94的同相输入端ip、OTA95的同相输入端ip和OTA96的反相输入端in都与能隙基准源91相连接；电阻阵列RA97连接在运算放大器OTA93的反相输入端in和地之间；电容阵列CA98连接在运算放大器OTA94的反相输入端in和输出端out之间，CA98的控制字输入端cb与数字电路模块92相连接后，连接到时间常数校正电路9的输出端csw；NMOS管M99的栅极与运算放大器OTA93的输出端out相连接，NMOS管M99的漏极与运算放大器OTA94的反相输入端in相连接，NMOS管M99的源极与运算放大器OTA93的反相输入端in相连接。NMOS管M90作为开关，NMOS管M90的源极与运算放大器OTA94的反相输入端in相连接，NMOS管M90的漏极与运算放大器OTA94的输出端out相连接，NMOS管M90的栅极与数字电路模块92相连接。

[0062] 本实施例的时间常数校正电路的工作原理是：数字电路模块92产生时钟控制NMOS管M90，初始状态为M90关断；能隙基准源91通过运算放大器OTA93，给OTA93的反相输入端一个固定的电压，这就在电阻阵列RA97中产生一个电流；电流对电容阵列CA98充电，充电的结果决定OTA94的输出电压值，该电压值与作为电压比较器的运算放大器OTA95的同相输入端电压和作为电压比较器的运算放大器OTA96的反相输入端电压作比较，比较的结果通过OTA95和OTA96输出到数字电路模块92，数字电路模块92根据比较的结果调整电容阵列CA98的电容值，如果OTA95输出低，OTA96输出高，说明OTA94的输出电压值过高，则调整可变电容阵列控制字改变总电容值，使得下次充电后OTA94的输出电压降低；如果OTA95输出高，OTA96输出低，说明OTA94的输出电压值过低，则调整可变电容阵列控制字改变总电容值，使得下次充电后OTA94的输出电压升高；如果OTA95输出高，OTA96输出高，说明OTA94的输出电压值正合适，则保持可变电容阵列控制字不变以维持总电容值；同时还将调整后的控制字csw送到输出端。当电路中的电阻或电容因为工艺、温度发生偏差时，时间常数校正电路9中的电阻阵列RA97和电容阵列CA98发生相同百分比的偏差，充电

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后OTA94的输出电压发生变化，OTA95和OTA96的输出结果也相应的发生变化，数字电路模块92根据OTA95和OTA96的输出结果的变化改变CA98的电容值。充电周期地进行，每次充电结束后数字电路模块92都将开关M90打开，使CA98放电，然后下一周期再进行下一次充电。如此往复的充电，不断地调整电容阵列CA98的电容值，直到OTA94的输出电压在OTA95的同相输入端电压和OTA96的反相输入端电压之间时，校正停止，此时输出的控制字csw用来同时控制对数输出端的低通滤波器中的电容阵列和反馈网络的低通滤波器中的电容阵列，实现校正时间常数，提高抗PVT偏差能力的目的。本发明仅用一套时间常数校正电路同时校正对数输出端的低通滤波器和反馈网络中的低通滤波器中的电容阵列，具有开销小、功耗低的优点。

[0063] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

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