(12)发明专利申请
(10)申请公布号 CN 108121676 A(43)申请公布日 2018.06.05
(21)申请号 201611067475.8(22)申请日 2016.11.28
(71)申请人 上海贝岭股份有限公司
地址 200233 上海市徐汇区宜山路810号(72)发明人 王海军 张辉 李丹 张辉 (74)专利代理机构 上海弼兴律师事务所 31283
代理人 薛琦 谢琦(51)Int.Cl.
G06F 13/38(2006.01)
权利要求书2页 说明书6页 附图1页
CN 108121676 A(54)发明名称
数字信号并行输入转串行输出电路(57)摘要
本发明公开了数字信号并行输入转串行输出电路，将至少两个并转串数据处理单元、帧时钟产生单元、数据时钟产生单元以及同步单元组建形成。将并行数字信号划分为至少两组并行数据，再将上述至少两组并行数据进行转换处理形成串行数据输出，将数字信号划分成至少两组进行并转串使得串行输出数据不再受到现有技术中LVDS接口速度的限制，利用具有完全同步时序的至少两组串行数据、具有完全时序同步的帧时钟信号以及具有完全同步时序的数据时钟信号，实现了并行输入转串行输出过程中对时序的调整，使得外部接受单元能够准确地、快速地实现并行数字信号的接收，避免了现有技术中外部接收单元接收数据困难、接收过程容易出现时序错误等问题的出现。
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权 利 要 求 书
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1.一种数字信号并行输入转串行输出电路，其特征在于，将并行数字信号划分为至少两组并行数据；电路包含：
至少两个并转串数据处理单元，每个所述并转串数据处理单元将对应的一组所述并行数据转换为一组串行数据后输出；
帧时钟产生单元，输入第一形成输入码，转换输出帧时钟信号；数据时钟产生单元，输入第二形成输入码，转换输出串行的第二形成输入码；同步单元，分别输入至少两组所述串行数据、所述帧时钟信号以及所述串行的第二形成输入码，经处理后输出具有完全同步时序的至少两组所述串行数据、具有完全时序同步的所述帧时钟信号以及具有完全同步时序的数据时钟信号，并发送至外部接收单元；
所述具有完全同步时序的帧时钟信号控制所述外部接收单元获取形成所述并行数字信号的相应的至少两组所述串行数据；所述具有完全同步时序的数据时钟信号控制所述外部接收单元将相应的至少两组所述串行数据恢复形成所述并行数字信号。
2.如权利要求1所述的数字信号并行输入转串行输出电路，其特征在于，每个所述并转串数据处理单元包含：
第一并串转换器，分别输入第一时钟信号、第二时钟信号以及对应的一组所述并行数据，并将所述并行数据转化为一组所述串行数据。
3.如权利要求2所述的数字信号并行输入转串行输出电路，其特征在于，所述帧时钟产生单元包含：
第二并串转换器，分别输入所述第一时钟信号、所述第二时钟信号以及所述第一形成输入码，并将所述第一形成输入码转换为串行的第一形成输入码；
帧时钟输出模式控制器，输入所述串行的第一形成输入码、帧时钟控制码，并输出所述帧时钟信号。
4.如权利要求3所述的数字信号并行输入转串行输出电路，其特征在于，所述数据时钟产生单元包含：
第三并串转换器，分别输入所述第一时钟信号、所述第二时钟信号以及所述第二形成输入码，并将所述第二形成输入码转换为所述串行的第二形成输入码。
5.如权利要求4所述的数字信号并行输入转串行输出电路，其特征在于，所述同步单元包含：
第一同步子单元，分别输入第三时钟信号、至少两组所述串行数据、所述帧时钟信号以及所述串行的第二形成输入码，进行第一次同步时序处理，输出具有第一次同步时序的至少两组所述串行数据、具有第一次同步时序的所述帧时钟信号以及具有第一次同步时序的所述串行的第二形成输入码；
第二同步子单元，分别输入所述第二时钟信号、第四时钟信号、所述具有第一次同步时序的至少两组所述串行数据、所述具有第一次同步时序的帧时钟信号以及具有第一次同步时序的所述串行的第二形成输入码，进行第二次同步时序处理，经处理后输出所述具有完全同步时序的至少两组所述串行数据、所述具有完全同步时序的帧时钟信号以及所述具有完全同步时序的数据时钟信号。
6.如权利要求5所述的数字信号并行输入转串行输出电路，其特征在于，所述第一同步子单元包含：
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至少两个第一同步处理器，每个所述第一同步处理器分别输入所述第三时钟信号、对应的一组所述串行数据，将对应的一组所述串行数据进行第一次同步处理，输出具有第一次同步时序的一组所述串行数据；
第二同步处理器，分别输入所述帧时钟信号、所述第三时钟信号，将所述帧时钟信号进行第一次同步处理，输出所述具有第一次同步时序的帧时钟信号；
第三同步处理器，分别输入所述第三时钟信号、所述串行的第二形成输入码；将所述串行的第二形成输入码进行第一次同步处理，输出具有第一次同步时序的所述串行的第二形成输入码。
7.如权利要求6所述的数字信号并行输入转串行输出电路，其特征在于，所述第二同步子单元包含：
至少两个第四同步处理器，每个所述第四同步处理器分别输入所述第二时钟信号、所述具有第一次同步时序的一组串行数据，并将所述具有第一次同步时序的一组串行数据进行第二次同步处理，输出具有第二次同步时序的一组所述串行数据；
至少两个第一等效延迟单元，每个所述第一等效延迟单元输入对应的具有第二次同步时序的一组所述串行数据，输出所述具有完全同步时序的一组所述串行数据至所述外部接收单元；
第五同步处理器，分别输入所述第二时钟信号、所述具有第一次同步时序的帧时钟信号，将所述帧时钟信号进行第二次同步处理，具有第二次同步时序的帧时钟信号；
第二等效延迟单元，输入所述具有第二次同步时序的帧时钟信号，输出所述具有完全同步时序的帧时钟信号；
数据时钟输出模式控制器，分别输入所述具有第一次同步时序的串行的第二形成输入码、所述第四时钟信号，处理后输出所述具有完全同步时序的数据时钟信号。
8.如权利要求5所述的数字信号并行输入转串行输出电路，其特征在于，所述第二时钟信号为所述第一时钟信号的设定的倍频时钟信号；所述第三时钟信号为所述第二时钟信号的反相信号；所述第四时钟信号与所述第二时钟信号频率相同，并且二者具有固定相位差值。
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说 明 书
数字信号并行输入转串行输出电路
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技术领域[0001]本发明涉及高速度高精度数据处理领域，具体涉及一种数字信号并行输入转串行输出电路。
背景技术[0002]随着高速度高精度模数转换器(Analog-to-Digital Converter，简称ADC)采样速率的持续提高，ADC的数据输出速率同步提高。传统的CMOS数字接口逻辑已无法满足高速ADC的应用需求，为解决数据传输速率的限制，并行低压差分信号(Low Voltage Differential Signaling，简称LVDS)输出接口被广泛地运用于高速ADC输出接口中。随着ADC分辨率的提高和多通道集成的应用需求，采用并行输出技术所需要的输出引脚数太多，极大地增加了芯片封装以及系统PCB连线的设计复杂度，通过采用串行LVDS输出接口格式，数据输出引脚数目大为较少，可以有效解决由于输出引脚数太多引起的困难。为了使用串行输出接口进行数据输出，ADC产生的数字码必须先转换为串行码流，将多位数的数字信号转换为一组串行输出，转换出的串行输出可能由于数据传输速率过快而超出后续串行接口的最大传输速率，为解决串行接口传输速率的限制，可以将数字信号分为多组进行并转串处理，将数字信号进行并转串处理的同时需要产生相应的时钟信号用于在片外接收串行数据，由于转换出的串行数据速度比较快，增加了片外接收数据的难度，这就要求输出的串行码流和用于片外数据接收的时钟信号保证比较精确的时序关系，对系统时序提出了更高的要求。
发明内容[0003]本发明的目的在于为了解决现有技术中数字信号实现并行输入串行输出时，串行输出易受串行接口速率的限制、片外接收数据困难、接收过程容易出现时序错误等问题的出现；提供一种数字信号并行输入转串行输出电路。[0004]为了达到上述目的，本发明通过以下技术方案实现：[0005]一种数字信号并行输入转串行输出电路，将并行数字信号划分为至少两组并行数据；所述电路包含：[0006]至少两个并转串数据处理单元，每个所述并转串数据处理单元将对应一组所述并行数据转换为一组串行数据后输出；[0007]帧时钟产生单元，输入第一形成输入码，转换输出帧时钟信号；[0008]数据时钟产生单元，输入第二形成输入码，转换输出串行的第二形成输入码；[0009]同步单元，分别输入至少两组所述串行数据、所述帧时钟信号以及所述串行的第二形成输入码，经处理后输出具有完全同步时序的至少两组所述串行数据、具有完全时序同步的所述帧时钟信号以及具有完全同步时序的数据时钟信号，并发送至外部接收单元；[0010]所述具有完全同步时序的帧时钟信号控制所述外部接收单元获取形成所述并行数字信号的相应的至少两组所述串行数据；所述具有完全同步时序的数据时钟信号控制所
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述外部接收单元将所述相应的至少两组串行数据恢复形成所述并行数字信号。[0011]较佳地，每个所述并转串数据处理单元包含：[0012]第一并串转换器，分别输入第一时钟信号、第二时钟信号以及对应的一组所述并行数据，并将所述并行数据转化为一组所述串行数据。[0013]较佳地，所述帧时钟产生单元包含：[0014]第二并串转换器，分别输入所述第一时钟信号、所述第二时钟信号以及所述第一形成输入码，并将所述第一形成输入码转换为串行的第一形成输入码；[0015]帧时钟输出模式控制器，输入所述串行的第一形成输入码、帧时钟控制码，并输出所述帧时钟信号。[0016]较佳地，所述数据时钟产生单元包含：[0017]第三并串转换器，分别输入所述第一时钟信号、所述第二时钟信号以及所述第二形成输入码，并将所述第二形成输入码转换为串行的第二形成输入码。[0018]较佳地，所述同步单元包含：[0019]第一同步子单元，分别输入第三时钟信号、至少两组所述串行数据、所述帧时钟信号以及所述串行的第二形成输入码，进行第一次同步时序处理，输出具有第一次同步时序的至少两组所述串行数据、具有第一次同步时序的所述帧时钟信号以及具有第一次同步时序的所述串行的第二形成输入码；[0020]第二同步子单元，分别输入所述第二时钟信号、第四时钟信号、所述具有第一次同步时序的至少两组所述串行数据、所述具有第一次同步时序的帧时钟信号以及具有第一次同步时序的所述串行的第二形成输入码，进行第二次同步时序处理，经处理后输出所述具有完全同步时序的至少两组所述串行数据、所述具有完全同步时序的帧时钟信号以及所述具有完全同步时序的数据时钟信号。[0021]较佳地，所述第一同步子单元包含：[0022]至少两个第一同步处理器，每个所述第一同步处理器分别输入所述第三时钟信号、对应的一组所述串行数据，将对应的一组所述串行数据进行第一次同步处理，输出具有第一次同步时序的一组所述串行数据；[0023]第二同步处理器，分别输入所述帧时钟信号、所述第三时钟信号，将所述帧时钟信号进行第一次同步处理，输出所述具有第一次同步时序的帧时钟信号；[0024]第三同步处理器，分别输入所述第三时钟信号、所述串行的第二形成输入码；将所述串行的第二形成输入码进行第一次同步处理，输出具有第一次同步时序的所述串行的第二形成输入码。[0025]较佳地，所述第二同步子单元包含：[0026]至少两个第四同步处理器，每个所述第四同步处理器分别输入所述第二时钟信号、对应的所述具有第一次同步时序的一组串行数据，并将所述具有第一次同步时序的一组串行数据进行第二次同步处理，输出具有第二次同步时序的一组所述串行数据；[0027]至少两个第一等效延迟单元，每个所述第一等效延迟单元输入对应的具有第二次同步时序的一组所述串行数据，输出所述具有完全同步时序的一组所述串行数据至所述外部接收单元；[0028]第五同步处理器，分别输入所述第二时钟信号、所述具有第一次同步时序的帧时
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钟信号，将所述帧时钟信号进行第二次同步处理，具有第二次同步时序的帧时钟信号；[0029]第二等效延迟单元，输入所述具有第二次同步时序的帧时钟信号，输出所述具有完全同步时序的帧时钟信号；[0030]数据时钟输出模式控制器，分别输入所述具有第一次同步时序的串行的第二形成输入码、所述第四时钟信号，处理后输出所述具有完全同步时序的数据时钟信号。[0031]较佳地，所述第二时钟信号为所述第一时钟信号的设定的倍频时钟信号；所述第三时钟信号为所述第二时钟信号的反相信号；所述第四时钟信号与所述第二时钟信号频率相同，并且二者具有固定相位差值。[0032]在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。[0033]本发明的积极进步效果在于：[0034]本发明公开的数字信号并行输入转串行输出电路，采用至少两个并转串数据处理单元、帧时钟产生单元、数据时钟产生单元以及同步单元组建形成。本发明将并行数字信号划分为至少两组并行数据，再将上述至少两组并行数据进行转换处理形成串行数据输出，利用具有完全同步时序的至少两组串行数据、具有完全时序同步的帧时钟信号以及具有完全同步时序的数据时钟信号，实现了并行输入转串行输出过程中对时序的调整，使得外部接受单元能够准确地、快速地实现并行数字信号的接收，不再受到现有技术中LVDS接口速度的限制，避免了现有技术中外部接收单元接收数据困难、接收过程容易出现时序错误等问题的出现。
附图说明[0035]图1为本发明数字信号并行输入转串行输出电路的整体电路图。
具体实施方式[0036]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0037]实施例1[0038]如图1所示，一种数字信号并行输入转串行输出电路，该电路包含：至少两个并转串数据处理单元1、帧时钟产生单元2、数据时钟产生单元3以及同步单元4。[0039]本实施例公开的一种数字信号并行输入转串行输出电路，具体工作原理如下：[0040]首先，将并行数字信号划分为至少两组并行数据。[0041]本实施例中，将16比特(bit)的并行数字信号划分为两组8bit的并行数据。[0042]其次，每个并转串数据处理单元1将对应一组并行数据转换为一组串行数据后输出。同时，帧时钟产生单元2输入第一形成输入码，转换输出帧时钟信号；数据时钟产生单元3输入第二形成输入码，转换输出串行的第二形成输入码。[0043]本实施例中，第一形成输入码为形成帧时钟信号的输入码，可以采用11110000或00001111的编码形式输入至帧时钟产生单元2。第二形成输入码为形成数据时钟信号的输
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入码，可以采用10101010或01010101的编码形式输入至数据时钟产生单元3。使得两组8bit的并行数据、帧时钟信号、数据时钟信号在源头上实现了精确的对齐，便于后续电路对帧时钟输出、数据时钟输出的控制。[0044]再次，同步单元4分别输入至少两组串行数据、帧时钟信号以及串行的第二形成输入码，经处理后输出具有完全同步时序的至少两组串行数据、具有完全时序同步的帧时钟信号以及具有完全同步时序的数据时钟信号，并发送至外部接收单元。[0045]最后，具有完全同步时序的帧时钟信号fco控制外部接收单元获取形成并行数字信号的相应的至少两组串行数据；具有完全同步时序的数据时钟信号dco控制外部接收单元将相应的至少两组串行数据恢复形成并行数字信号。[0046]本实施例中，将两组8bit的并行数据、帧时钟信号、数据时钟信号用同步单元4实现同步时序配合工作，能够有效地、准确地实现并行的数字信号能够在外部接收单元完整的进行串行接收，并恢复形成输入的并行数字信号。[0047]本实施例相比于现有技术，具有更加简单的电路设计、实现了不再受到硬件条件(LVDS接口速度)的限制，确保了数据的准确传输，提高了传输效率以及传输精确度。[0048]实施例2[0049]如图1所示，一种数字信号并行输入转串行输出电路，该电路包含：至少两个并转串数据处理单元1、帧时钟产生单元2、数据时钟产生单元3以及同步单元4。[0050]本实施例中，将一具有140MSPS(Million Sample per Second，每秒采样百万次)采样的16bit并行数字信号进行串化处理。由于将16bit并行数字信号串化为一个串行码流后数据速率将达到16bits×140MSPS＝2.24Gbps，超出了后面连接的LVDS接口的处理能力(最快约2Gbps)。因此，如图1所示，本发明中，将16bit并行数字信号输入din<15:0>分成高8位并行输入数据din<15:8>和低8位并行输入数据din<7:0>两组，这两组8bit输入分别转换为串行数据dout1和dout0，通过两个数据通路进行输出，两组串行数据的数据速率都为1.12Gbps，可通过后面连接的LVDS接口正常输出。[0051]如图1所示，每个并转串数据处理单元1包含：第一并串转换器。第一并串转换器分别输入第一时钟信号、第二时钟信号以及对应的一组并行数据，并将并行数据转化为一组串行数据。[0052]第一时钟信号clk1x是低8位并行输入数据din<7:0>的时钟信号，本实施例中，clk1x为140MHz，设定第二时钟信号是第一时钟信号的8倍频时钟信号。第二时钟信号clk8x捕获clk1x后经逻辑处理生成sel信号，sel信号用作二选一多路选择器的选择控制信号，其频率同clk1x，高电平持续1个clk8x周期，在其高电平时间内选通低8位并行输入数据din<7:0>进入移位寄存器输入链中，此后8bit输入依次移位输出，从而实现8bit输入转为串行码流。通过第一并串转换器将高8位in<15:8>和低8位并行输入数据din<7:0>两组分别转换为两组串行数据dout1和dout0。[0053]如图1所示，帧时钟产生单元2包含：第二并串转换器21、帧时钟输出模式控制器22。[0054]第二并串转换器21分别输入第一时钟信号、第二时钟信号以及第一形成输入码，并将第一形成输入码转换为串行的第一形成输入码。帧时钟输出模式控制器22输入串行的第一形成输入码、帧时钟控制码ctrl<1>，并输出帧时钟信号。
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本实施例中，第一形成输入码为形成帧时钟信号的输入码，可以采用11110000或
00001111的编码形式输入至帧时钟产生单元2。[0056]如图1所示，数据时钟产生单元3包含：第三并串转换器。第三并串转换器分别输入第一时钟信号、第二时钟信号以及第二形成输入码，并将第二形成输入码转换为串行的第二形成输入码。[0057]本实施例中，第二形成输入码为形成数据时钟信号的输入码，可以采用10101010或01010101的编码形式输入至数据时钟产生单元3。[0058]本实施例中，关于帧时钟产生单元2、数据时钟产生单元3的设计，使得两组8bit的并行数据、帧时钟信号fco、数据时钟信号dco在源头上实现了精确的对齐，便于后续电路对帧时钟输出、数据时钟输出的控制。[0059]本实施例中，帧时钟输出模式具有1x Frame和2x Frame两种工作模式，1x Frame模式用fco的上升沿表明新一帧数据的开始，此时1个帧时钟输出周期对应一帧数据，2x Frame模式帧时钟输出的上升沿和下降沿均用来表明新一帧数据的开始，此时1个帧时钟输出周期对应2帧数据。[0060]本实施例中，数据时钟信号dco用作捕获串行码流的时钟信号，它有双倍数据速率(double data rate,DDR)和单倍数据速率(single data rate，SDR)两种工作模式，DDR模式中数据时钟信号dco的上升沿和下降沿均用作捕获数据的时钟触发沿，SDR模式中数据时钟信号dco的上升沿用作捕获数据的时钟触发沿。[0061]由于帧时钟产生单元2、数据时钟产生单元3均会产生延迟，因此需要同步单元4实现至少两组串行数据、帧时钟信号、数据时钟信号的同步。[0062]如图1所示，同步单元4包含：第一同步子单元、第二同步子单元。[0063]其中，第一同步子单元分别输入第三时钟信号、至少两组串行数据、帧时钟信号以及串行的第二形成输入码，进行第一次同步时序处理，输出具有第一次同步时序的至少两组串行数据、具有第一次同步时序的帧时钟信号以及具有第一次同步时序的串行的第二形成输入码。[0064]由于第三时钟信号是第二时钟信号的反相信号，因此本实施例中第三时钟信号为clk8x_n。[0065]进一步，第一同步子单元包含：至少两个第一同步处理器411、第二同步处理器412以及第三同步处理器413。[0066]其中，第一同步子单元的具体工作原理如下：[0067]每个第一同步处理器411分别输入第三时钟信号、对应的一组串行数据，将对应的一组串行数据进行第一次同步处理，输出具有第一次同步时序的一组串行数据。第二同步处理器412分别输入帧时钟信号、第三时钟信号，将帧时钟信号进行第一次同步处理，输出具有第一次同步时序的帧时钟信号。第三同步处理，分别输入第三时钟信号、串行的第二形成输入码；将串行的第二形成输入码进行第一次同步处理，输出具有第一次同步时序的串行的第二形成输入码。[0068]本发明中，第四时钟信号与第二时钟信号频率相同，并且二者具有固定相位差值。因此本实施例中，第四时钟信号ck_dco与第二时钟信号clk8x的相位差可以为0°，60°，120°，180°中的任一种。
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如图1所示，第二同步子单元分别输入第二时钟信号、第四时钟信号、具有第一次
同步时序的至少两组串行数据、具有第一次同步时序的帧时钟信号以及具有第一次同步时序的串行的第二形成输入码，进行第二次同步时序处理，经处理后输出具有完全同步时序的至少两组串行数据、具有完全同步时序的帧时钟信号以及具有完全同步时序的数据时钟信号。[0070]进一步，第二同步子单元包含：至少两个第四同步处理器421、至少两个第一等效延迟单元422、第五同步处理器423、第二等效延迟单元424以及数据时钟输出模式控制器425。[0071]其中，第二同步子单元的具体工作原理如下：[0072]每个第四同步处理器421分别输入第二时钟信号、具有第一次同步时序的一组串行数据，并将具有第一次同步时序的一组串行数据进行第二次同步处理，输出具有第二次同步时序的一组串行数据。每个第一等效延迟单元422输入具有第二次同步时序的一组串行数据，输出具有完全同步时序的一组串行数据至外部接收单元。第五同步处理器423分别输入第二时钟信号、具有第一次同步时序的帧时钟信号，将帧时钟信号进行第二次同步处理，具有第二次同步时序的帧时钟信号。第二等效延迟单元424输入具有第二次同步时序的帧时钟信号，输出具有完全同步时序的帧时钟信号。数据时钟输出模式控制器425分别输入具有第一次同步时序的串行的第二形成输入码、第四时钟信号，处理后输出具有完全同步时序的数据时钟信号。[0073]本实施例中，第一同步处理器411、第二同步处理器412、第三同步处理器413、第四同步处理器421以及第五同步处理器423均为D触发器。[0074]本实施例中，至少两个第一等效延迟单元422、第二等效延迟单元424能够等效数据时钟输出模式控制器425在输出数据时钟信号dco中二选一多路选择器引入的延迟，使得数据时钟信号dco、帧时钟信号fco以及至少两组串行数据dout0，dout1时序上具有相同的延迟，最后四路信号经过相同的缓冲器调整驱动能力后输出，实现完整的并行输入转串行输出。[0075]具有完全同步时序的帧时钟信号fco控制外部接收单元获取形成并行数字信号的相应的至少两组串行数据。具有完全同步时序的数据时钟信号dco控制外部接收单元将相应的至少两组串行数据恢复形成并行数字信号。[0076]本实施例中，数据时钟信号dco相对至少两组串行数据dout0、dout1和帧时钟信号fco的相位精确可调，方便外部接受单元接收数据时重新调整系统时序。[0077]同时，本发明中，数据时钟信号dco、帧时钟信号fco的输出模式均可调；同时能够保证了各种模式下，上述信号与输出的串行数据的时序关系，便于用户利用外部接收单元进行数据接收。[0078]虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
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说 明 书 附 图
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