哑 Ｉ■…Ｈ巾国集成电路 —■■● ａＣｈｉ ｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ——————— 一－Ｔ廿 Ｉ＿． ＝。 错硅工艺开发过程中的缺陷改善 周海锋，高剑琴，谭俊，黄秋铭，钟健，桑宁波，方精训，彭树根 （上海华力微电子有限公司，上海，２０１２０３） 摘要：随着Ｉｃ芯片特征尺寸进入４５ｎｍ以后，锗硅（ｓｉＧｅ）选择性外延工艺已成为不可或缺的关键性技 术。虽然此技术可提升ＰＭＯＳ器件的性能，但其提升程度与器件中的缺陷息息相关。这些缺陷的产生不仅 与外延工艺本身相关，也与工艺集成直接有关，会影响到后续多道工艺的缺陷检测，更会影响到器件的 良率与可靠性。然而，关于此工艺在开发过程中遇到的常见性缺陷并未见相关报道。本文对这些常见性 的缺陷进行归类并给出了产生的机理及相应的解决方案，为正在进行锗硅工艺开发的半导体公司和研 究者们提供参考与指导。 关键字：锗硅选择性外延工艺，缺陷，位错，残留缺陷，缺陷扫描 引言 当Ｉｃ芯片特征尺寸进入纳米尺度后，逐渐达到 物理和技术的双重极限，等比例缩小技术面临着越 来越严峻的挑战，提高载流子迁移率则逐渐成为主 流趋势。其中，得到广泛应用的是锗硅选择性外延技 术 。它一般作用于核心器件的ＰＭＯＳ源漏区域，通 图１源／漏区ＳｉＧｅ外延生长技术的ＰＭＯＳ结构示意图 过对沟道产生压应力提升沟道区域的空穴迁移率， 本文针对锗硅选择性外延技术常见缺陷进行归 进而提升核心ＰＭＯＳ器件的驱动能力，提高其工作 类，对缺陷产生的机理和成因进行了大量的实验和 速度甚至可达未使用锗硅选择性外延技术的４倍， 数据分析，并针对性地给出了减少缺陷的相应解决 如图１所示。 方案，为正在进行锗硅工艺开发的半导体公司和研 虽然锗硅选择性外延技术可提升ＰＭＯＳ器件性 究者们提供参考与指导。 能，但其提升程度与器件中的缺陷息息相关。一般情 况下，缺陷越多性能越低。另外，这些缺陷会影响到 实验 芯片的良率和可靠性。因此，必须降低锗硅工艺相关 缺陷。 锗硅选择性外延技术相关缺陷的产生不仅与工 ｈ＋＋ｎ Ｉｈ －＾－Ｊ ｔｑｔ￣ｍ凸，１，＇，、ｍ