电子线路基础数字电路实验7 时序逻辑电路设计

一、实验目的

1. 学习用集成触发器构成计数器的方法。

2. 熟悉中规模集成十进制计数器的逻辑功能及使用方法。 3. 学习计数器的功能扩展。 4. 了解集成译码器及显示器的应用。

二、实验原理

计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制及进行数字运算等。按计数功能计数器可分加法、减法和可逆计数器，根据计数体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数器。根据计数脉冲引入的方式又有同步和异步计数器之分。

1. 用D触发器构成异步二进制加法计数器和减法计数器：

图10—1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T触发器形式，再由低位触发器的Q端和高一位的CP端相连接，即构成异步计数方式。若把图10—1稍加改动，即将低位触发器的Q端和高一位的CP端相连接，即构成了减法计数器。

图10—1

本实验采用的D触发器型号为74LS74A，引脚排列见前述实验。 2. 中规模十进制计数器

中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种功能。74LS182同步十进制可逆计数器具有双时钟输入，可以执行十进制加法和减法计数，并具有清除、置数等功能。引脚排列如图10—2所示。其中LD置数端；CPu加计数端；CPD减计数端；DO非同步进位输出端；

CO非同步借位输出端；QA、QB、QC、QD计数器输出端；DA、DB、DC、

DD数据输入端；CR清除端。

表10—1为74LS192功能表，说明如下：

当清除端为高电平“1”时，计数器直接清零(称为异步清零)，执行其它功能时，CR置低电平。

当CR为低电平，置数端LD为低电平时，数据直接从置数端DA、DB、DC、DD置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由加计数端Cpu输入，在计数脉冲上升沿进行842编码的十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CPD输入，在计数脉冲上升沿进行8421编码十进制减法计数。表10—2为8421码十进制加、减计数器的状态转换表。

图10—2 表10—1

输 入 CR 1 0 0 0 LD CPu CPD DD × 0 1 1 × ×  1 × × 1  × d × × DC × c × × DB × b × × DA × a × × QD 0 d 输 出 QC 0 c QB 0 b QA 0 a 加计数 减计数 3. 计数器的级联使用

一只十进制计数器只能表示0—9十个数，在实际应用中要计的数往往很大，一位数是不够的，解决这个问题的办法是把几个十进制计数器级联使用，以扩大计数范围。如图10—3所示为有两只74LS192构成的加计数级联电路图，连接特点是低位计数器的CPu端接计数脉冲，进位输出端CO接到高一位计数器的CPu端。在加计数过程中，当低位计数器输出端由1001(g10)变为0000(g10)时，进位输出端CO输出一个上升沿，送到高一位的CPu端，使高一位计数器加1，也就是说低位计数器每计满个位的十个数，则高位计数器计一个数，即十位数。同理，在减计数过程中，当低位计数器的输出端由0000(010)变到1001(910)时，

借位输出BO输出一个上升沿，送到高一位的CPD端使高一位减1。

4. 实现任意进制计数

利用中规模集成计数器中各控制及置数端，通过不同的外电路连接，使该计数器成为任意进制计数器，达到功能扩展的目的。图10—4为利用74LS192的置数端LD的置数功能构成五进制加法计数器的原理图，状态转换表如表10—3所示。它的工作过程是：预先在置数输入端输入所需的数，本例为DDDCDDDA=0000。假该计数器从0000状态开始按8421编码计数，当输出状态达到0100后再来一个计数脉冲，计数器输出端先出现QDQCQBQA=0101，此时与非门输出立刻变为低电平，于是四位并行数据DDDCDBDA=0000被置入计数器中，即QDQCQBQA=0000，实现了五进制计数，紧接LD恢复高电平，为第二次循环作好准备。这种方法的缺点是置数时间太短及利用了一个无效态，可能会造成译码，显示部分产生误动作，此时，应采取措施消除之。

表10—2

输入脉冲数 0 1 2 3 4 5 6 7 8 9 计数脉冲 C P 0 1 2 3 4 5 QD 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 输出 QC QB 0 0 1 1 0 0 1 1 0 0 输出 QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1

QA 0 1 0 1 0 1 0 1 0 1 表10—3 0 5. 译码及显示

0 0 0 计数器输出端的状态反映了计数脉冲的多少，为了把计数器的输出显示为相应的数，需要接上译码器和显示器。计数器采用的码制不同，译码器电路也不同。

二十进制译码器用于将二十进制代码译成十进制数字，去驱动十进制的数字显示器件，显示0—9十个数字，由于各种数字显示器件的工作方式不同，因而对译码器的要求也不一样。中规模集成七段译码器CC4511用于共阴极显示器，可以与磷砷化LED数码管BS201或BS202配套使用。4511可以把8421编码的十进制数译成七段输出a、b、c、d、e、f、g，用以驱动共阴极LED。图10—5为LED七个字段显示示意图。图10—6为计数、译码、显示的结构框图。在实验台上已完成了译码CC4511和显示器BS202之间的连接，实验时只要将十进制计数器的输出端QA、QB、QC、QD直接连接到译码器的相应输入端A、B、C、D即可显示0—9个数字。

图10—3 图10—4

图10—5 图10—6

三、实验设备与器件

1. EEL—08组件 2. 示波器

3. 双D触发器74LS74×2、同步十进制可逆计数器74LS192×2、2输入四与门74LS00×1

四、实验内容

1. 用74LS74D触发器构成四位二进制异步加法计数器。

(1)取两片74LS74，先把D触发器接成T触发器，验证逻辑功能，待各触发器工作正常后，再把它们按图7

RD—1连接。端接逻辑开关，最低位的CP

端接单次脉冲源，输出端Q4—Q1接电平指示器。端应接某固定高电平(可接＋5V电源处)。

SD为防止干扰各触发器

(2)清零后，由最低位触发器的CP端逐个送入单次脉冲，观察并列表记录Q4—Q1状态。

(3)将单次脉冲改为频率为1KHz的连续脉冲，用双踪示波器观察CP、QD、QC、QB、QA波形，描绘之。

(4)将图10—1电路中的低位触发器的Q端和高一位的CP端相连接，构成减法计数器，按实验内容(2)、(3)要求进行实验、观察并列表记录QD—QA状态。

2. 测试74LS192十进制可逆计数器的逻辑功能。

计数脉冲由单次脉冲源提供，清零端CR、置数端LD、数据输入端DA、DB、DC、DD分别接逻辑开关，输出端QA、QB、QC、QD分别接实验台上译码相应输入端A、B、C、D及0—1指示器，CD、BO接0—1指示器。

按表10—1逐项测试74LS192逻辑功能，判断此集成块功能是否正常。

1)清除

令CR=1，其它输入为任意状态，这时QDQCQBQA=0000，译码显示为0字。清除功能完成后，置CR=0。

(2)置数

令CR=0，CPu，CPD任意，数据输入端输入任意一组二进制数DDDCDBDA=dcba，令LD=0，观察计数器输出dcba是否已被置入？

予置功能完成后，置LD=1。 (3)加计数

CR=0，LD=CPn=1，CPu接单次脉冲源。

清零后由CPu逐个送入10个单次脉冲，观察QD—QA及CO状态变化及数码显示情况，观察输出状态变化是否发生在CPu的上升沿。并用示波器观察CPu、QD、QC、QB、QA波形。

(4)减计数

CR=0，LD=CPu=1，CPD接单次脉冲源。 参照(3)进行实验。

3. 用两片74LS192组成两位十进制加法计数器。 接图10—3连接实验电路。

输入计数脉冲，进行由00—09累加计数，记录之。 4. 将两位十进制加法计数器改接成两位十进制减法计数器。 实现由99—00递减计数，记录之。

5. 用74LS192及74LS00构成六进制加法计数器。 按自拟电路连接实验电路。

(1)逐个送入单脉冲，观察并记录之。

(2)观察数码显示有否异常现象？如有，分析产生误动作原因，并提出解决办法。

五、实验报告

1. 整理实验数据，并画出波形图。

2. 总结用中规模集成计数器构成任意进制计数器的方法。 3. 对实验中异常现象分析。 六、预习要求

1. 复习有关计数器部分内容。 2. 拟出实验中所需测试表格。

3. 画出用两片74LS192构成两位十进制减法计数器电路图。 4. 画出用74LS192及74LS00构成六进制加法计数器电路图。

注：CC40192同步十进制加/减计数器性能与74LS192相同，可互换使用，CC40192引脚排列如图10—4，功能表如表10—4。本实验如全部采用CMOS集成块，建议选用下列器件：与非门：2输入四与非门 CC4011

D触发器：双D触发器 CC4012

计数器：BCD可予置数加/减计数器 CC—40192

表10—4 输 入 CR 1 0 0 0

PE CPu CPD DD 输 出 DC × c × × DB × b × × DA × a × × QD 0 d QC 0 c QB 0 b QA 0 a 1 0 1 1 × ×  1 × × 1  × d × × 加计数 减计数

图10—7